Semiconductor-ferpakking is evoluearre fan tradisjonele 1D PCB-ûntwerpen nei avansearre 3D hybride bonding op wafernivo. Dizze foarútgong lit interconnect-spaasje yn it iensidige mikronberik mooglik meitsje, mei bânbreedtes fan maksimaal 1000 GB / s, wylst hege enerzjy-effisjinsje behâldt. Yn 'e kearn fan avansearre technologyen foar semiconductor-ferpakking binne 2.5D-ferpakking (wêr't komponinten njonken inoar wurde pleatst op in tuskenlizzende laach) en 3D-ferpakking (dy't it fertikaal stapeljen fan aktive chips omfettet). Dizze technologyen binne krúsjaal foar de takomst fan HPC-systemen.
2.5D ferpakking technology omfettet ferskate tuskenlizzende laach materialen, elk mei syn eigen foardielen en neidielen. Silisium (Si) tuskenlizzende lagen, ynklusyf folslein passive silisium wafers en lokalisearre silisium brêgen, binne bekend om it leverjen fan de moaiste bedrading mooglikheden, wêrtroch't se ideaal foar hege-optreden computing. Se binne lykwols kostber yn termen fan materialen en fabrikaazje en gesichtsbeheiningen yn ferpakkingsgebiet. Om dizze problemen te beheinen, nimt it gebrûk fan pleatslike silisiumbrêgen ta, strategysk brûke silisium wêr't fyn funksjonaliteit kritysk is by it oanpakken fan gebietsbeperkingen.
Organyske tuskenlizzende lagen, mei help fan fan-out getten plestik, binne in kosten-effektiver alternatyf foar silisium. Se hawwe in legere dielectric konstante, dy't ferleget RC fertraging yn it pakket. Nettsjinsteande dizze foardielen stride organyske tuskenlizzende lagen om itselde nivo fan reduksje fan ynterkonneksjefunksjes te berikken as op silisium-basearre ferpakking, en beheine har oanname yn heechprestearjende komputerapplikaasjes.
Glêzen tuskenlizzende lagen hawwe wichtige belangstelling opdien, foaral nei de resinte lansearring fan Intel fan ferpakking foar testauto's basearre op glês. Glês biedt ferskate foardielen, lykas ferstelbere koëffisjint fan termyske útwreiding (CTE), hege dimensionale stabiliteit, glêde en platte oerflakken, en de mooglikheid om te stypjen paniel manufacturing, wêrtroch't it in kânsrike kandidaat foar tuskenlizzende lagen mei wiring mooglikheden te fergelykjen mei silisium. Njonken technyske útdagings is it wichtichste neidiel fan glês tuskenlizzende lagen lykwols it ûnfoldwaande ekosysteem en it hjoeddeistige gebrek oan grutskalige produksjekapasiteit. As it ekosysteem matures en produksjemooglikheden ferbetterje, kinne glês-basearre technologyen yn semiconductor-ferpakking fierdere groei en oanname sjen.
Wat 3D-ferpakkingstechnology oanbelanget, wurdt Cu-Cu bump-minder hybride bonding in liedende ynnovative technology. Dizze avansearre technyk berikt permaninte ynterferbiningen troch kombinearjen fan dielektryske materialen (lykas SiO2) mei ynbêde metalen (Cu). Cu-Cu hybride bonding kin berikke spacings ûnder 10 microns, typysk yn de single-digit mikron berik, fertsjintwurdiget in wichtige ferbettering oer tradisjonele micro-bump technology, dat hat bump spacings fan likernôch 40-50 microns. De foardielen fan hybride bonding omfetsje ferhege I / O, ferbettere bânbreedte, ferbettere 3D-fertikale stapeling, bettere enerzjy-effisjinsje, en fermindere parasitêre effekten en thermyske ferset troch it ûntbrekken fan boaiemfolling. Dizze technology is lykwols kompleks te meitsjen en hat hegere kosten.
2.5D- en 3D-ferpakkingstechnologyen omfetsje ferskate ferpakkingstechniken. Yn 2.5D-ferpakking, ôfhinklik fan 'e kar fan materialen foar tuskenlizzende laach, kin it wurde yndield yn silisium-basearre, organyske-basearre en glês-basearre tuskenlizzende lagen, lykas werjûn yn' e figuer hjirboppe. Yn 3D-ferpakking is de ûntwikkeling fan mikro-bump-technology as doel om ôfstânôfmjittings te ferminderjen, mar hjoed, troch it oannimmen fan hybride bondingtechnology (in direkte Cu-Cu-ferbiningmetoade), kinne ien-sifers spacing-ôfmjittings wurde berikt, wat wichtige foarútgong op it fjild markeart. .
** Wichtige technologyske trends om te besjen: **
1. ** Gruttere tuskenlizzende laach gebieten: ** IDTechEx earder foarsei dat troch de swierrichheid fan silisium tuskenlizzende lagen boppe in 3x reticle grutte limyt, 2.5D silisium brêge oplossings sil gau ferfange silisium tuskenlizzende lagen as de primêre kar foar ferpakking HPC chips. TSMC is in grutte leveransier fan 2.5D silisium tuskenlizzende lagen foar NVIDIA en oare liedende HPC-ûntwikkelders lykas Google en Amazon, en it bedriuw kundige koartlyn massaproduksje oan fan har earste-generaasje CoWoS_L mei in 3.5x reticle-grutte. IDTechEx ferwachtet dat dizze trend sil trochgean, mei fierdere foarútgong besprutsen yn har rapport oer grutte spilers.
2. ** Panel-Level Packaging: ** Panel-nivo-ferpakking is in wichtige fokus wurden, lykas markearre op 'e 2024 Taiwan International Semiconductor Exhibition. Dizze ferpakkingsmetoade makket it mooglik om gruttere tuskenlizzende lagen te brûken en helpt kosten te ferminderjen troch mear pakketten tagelyk te produsearjen. Nettsjinsteande it potensjeel, moatte útdagings lykas warpagebehear noch wurde oanpakt. De tanimmende promininsje reflektearret de tanimmende fraach nei gruttere, mear kosten-effektive tuskenlizzende lagen.
3. ** Glês tuskenlizzende lagen: ** Glês ûntstiet as in sterke kandidaat materiaal foar it berikken fan fyn wiring, te fergelykjen mei silisium, mei ekstra foardielen lykas ferstelbere CTE en hegere betrouberens. Glêzen tuskenlizzende lagen binne ek kompatibel mei ferpakking op panielnivo, en biede it potinsjeel foar bedrading mei hege tichtheid tsjin mear behearbere kosten, wêrtroch it in kânsrike oplossing is foar takomstige ferpakkingstechnologyen.
4. ** HBM Hybrid Bonding: ** 3D koper-koper (Cu-Cu) hybride bonding is in kaai technology foar it realisearjen fan ultra-fine toanhichte fertikale ynterconnections tusken chips. Dizze technology is brûkt yn ferskate heechweardige serverprodukten, ynklusyf AMD EPYC foar steapele SRAM en CPU's, lykas de MI300-searje foar stapeljen fan CPU / GPU-blokken op I / O-dies. Hybride bonding wurdt ferwachte dat se in krúsjale rol spylje yn takomstige HBM-foarútgongen, foaral foar DRAM-stacks dy't 16-Hi of 20-Hi-lagen grutter binne.
5. ** Co-Packed Optical Devices (CPO): ** Mei de tanimmende fraach nei hegere gegevens trochstreaming en macht effisjinsje, optyske interconnect technology hat krigen flinke oandacht. Co-packaged optyske apparaten (CPO) wurde in wichtige oplossing foar it ferbetterjen fan I / O-bânbreedte en it ferminderjen fan enerzjyferbrûk. Yn ferliking mei tradisjonele elektryske oerdracht, optyske kommunikaasje biedt ferskate foardielen, ynklusyf legere sinjaal attenuation oer lange ôfstannen, redusearre crosstalk gefoelichheid, en signifikant tanommen bânbreedte. Dizze foardielen meitsje CPO in ideale kar foar data-yntinsive, enerzjysunige HPC-systemen.
**Kaaimerken om te besjen:**
De primêre merk dy't de ûntwikkeling fan 2.5D- en 3D-ferpakkingstechnologyen driuwt is sûnder mis de sektor foar hege prestaasjes (HPC). Dizze avansearre ferpakkingsmetoaden binne krúsjaal foar it oerwinnen fan de beheiningen fan 'e wet fan Moore, wêrtroch mear transistors, ûnthâld en ynterferbiningen binnen ien pakket mooglik binne. De ûntbining fan chips soarget ek foar optimaal benutten fan prosesknooppunten tusken ferskate funksjonele blokken, lykas it skieden fan I / O-blokken fan ferwurkingsblokken, wat de effisjinsje fierder ferbetterje.
Njonken hege prestaasjes komputer (HPC), wurdt ek ferwachte dat oare merken groei sille berikke troch it oannimmen fan avansearre ferpakkingstechnologyen. Yn 'e 5G- en 6G-sektor sille ynnovaasjes lykas ferpakkingsantennes en foaroansteande chipoplossingen de takomst foarmje fan arsjitekten foar draadloze tagongsnetwurk (RAN). Autonome auto's sille ek profitearje, om't dizze technologyen de yntegraasje fan sensorsuites en komputerienheden stypje om grutte hoemannichten gegevens te ferwurkjen, wylst se feiligens, betrouberens, kompaktheid, macht en termyske behear, en kosten-effektiviteit garandearje.
Konsuminteelektronika (ynklusyf smartphones, smartwatches, AR / VR-apparaten, PC's en wurkstasjons) wurde hieltyd mear rjochte op it ferwurkjen fan mear gegevens yn lytsere romten, nettsjinsteande in gruttere klam op kosten. Avansearre semiconductor-ferpakking sil in wichtige rol spylje yn dizze trend, hoewol de ferpakkingsmetoaden kinne ferskille fan dy brûkt yn HPC.
Post tiid: Oct-25-2024